频率合成技术起源于20世纪30年代，至今已有70多年的历史。频率合成器的实现方法有3种：直接模拟频率合成、间接频率合成和直接数字频率合成。根据出现的时间顺序，可将其分为3代[1]。

第一代：直接模拟频率合成技术。利用一个或多个不同的晶体振荡器作为基準信号源，经过倍频、分频、混频等途径直接产生许多离散频率的输出信号，称为直接式频率合成。这种方法获得的信号具有频率的长期和短期稳定度高、频率变换速度快等特点，但调试难度大，杂散抑制难。

第二代：锁相频率合成技术。在20世纪50年代出现了锁相式频率合成器，也称为间接式合成器。它利用一个或者几个参考频率源，通过谐波发生器混频和分频等产生大量的谐波或组合频率，然后用锁相环，把压控振荡器的频率锁定在某一谐波或组合频率上。由压控振荡器间接产生所需频率输出。这种方法优点是由于锁相环路相当于一个窄带跟蹤滤波器，因此能很好地选择所需频率的信号，抑止杂散分量，避免了大量使用滤波器，有利于集成化和小型化。

第三代：直接数字频率合成技术。20世纪70年代以来，随着数字积体电路和微电子技术的发展，出现了一种新的合成方法——直接数字式频率合成（DDS）技术。它从相位的概念出发进行频率合成，採用了数字採样存储技术，具有精确的相位、频率分辨力，快速的转换时间等冲突优点。

频率合成器是现代电子系统的重要组成部分，在通信、雷达、导航、电子对抗和测试设备中都得到了广泛的套用。频率合成器的主要性能指标包括以下几个方面。

（1）输出频率範围

频率範围是指频率合成器输出最低频率和输出最高频率之间的变化範围，包括中心频率和频宽两个方面的含义。

（2）频率稳定度

频率稳定度指在规定的时间间隔内，频率合成器输出频率偏离标定值的数值，分为长期、短期和瞬间等3种稳定度。

（3）频率间隔

频率间隔是指两个输出频率的最小间隔，也称频率解析度。不同用途的频率合成器，对频率间隔的要求是不同的，小到几赫兹，大到兆赫量级。

（4）频率转换时间

频率转换时间是指输出频率由一个频率转换到另一个频率的时间。

（5）频谱纯度

频谱纯度以杂散分量和相位噪声来衡量，杂散又称寄生信号，分为谐波分量和非谐波分量两种，主要由频率合成过程中的非线性失真产生；相位噪声是衡量输出信号相位抖动大小的参数。

（6）调製性能

调製性能是指频率合成器的输出是否具有调幅（AM）、调频（FM）和调相（PM）等功能。

随着电子技术的不断发展，对频率合成器性能的要求越来越高。20世纪80年代以来，各国都在研製和发展各自的DDS产品，现在流行的DDS产品以AnalogDevices公司的最多，主要有AD7008、AD9830-9835、AD9850-9854等十几种晶片，形成了0～120MHz的宽输出频率範围系列。此外，高通公司也有Q2334、Q2368等产品，这些DDS晶片的时钟频率从30MHz到125MHz不等，晶片从一般功能到集成有D/A转换器和正交调製器。随着数位讯号处理器件的发展，DDS可以在FPGA、DSP等可程式器件上以软体化的方式实现。

直接数字频率合成（DDS）技术是相对于直接模拟频率合成（DAS）技术而言的。DDS直接以离散时间的方式产生信号，通过改变幅度、频率和相位来生成被调製信号，因此对于数字通信系统来说可以产生任意的波形。软体无线电系统中的数字上下变频、本地载波的产生以及压控震荡器等重要环节都可以用DDS技术实现。

採用DDS技术的直接数字频率合成器（DDFS，DirectDigitalFrequencySynthesizer）可分为正弦输出DDS、脉冲输出DDS和相位插入DDS等不同的类别，其中正弦输出DDS套用最为普遍。

对于正弦输出DDS，波形的产生主要有两种方法。第一种为实时计算法，这种方法需要实时计算特殊的三角函式值，如果用DSP进行处理实现比较複杂，因此这种方法套用较少。第二种为查表法，其主要思想是将各个相位所对应的正弦值存储在查找表中（一般用ROM来实现），在实际波形产生过程中只需要根据相位进行相应的查找便可以直接生成正弦波形值。

DDS技术的主要优点体现在以下方面。

（1）精确性

DDS的数字特性使其能够比模拟技术更精确地设定输出波形的频率。採用DDS可以很容易地实现精细的频率步长，这是因为相对较小地增加硬体电路的複杂性就能够使频率解析度成倍提高。目前大多数的DDS设计所提供的步长都小于1Hz，而且很多DDS设计能够达到10−3Hz甚至更小。

（2）相对频宽宽

当相位增量为零时，直接数字频率合成器DDFS输出频率的下限是零。由採样定理，DDFS输出上限频率应满足，其中是时钟频率。在实际工程中，由于输出滤波器的非理想过渡特性，可实现的DDFS的输出频率上限一般为，因此DDFS的输出频率範围是0～，与其他频率方案比较，DDFS的相对频宽具有明显优势。

（3）频率解析度高

DDS的频率解析度为：，其中，N为相位累加器的字长，是时钟频率。DDS可以通过增加相位累加器的字长和降低时钟频率来获得较高的频率解析度，其代价是增大系统的複杂度，且必须考虑採样频率和频率解析度的平衡。

（4）快速切换的能力

当DDS系统发生频率改变时，输出的信号平滑且无瞬变现象。在频率切换过程中，相位能够保持连续，这对于快速跳频扩频系统来说是至关重要的。採用DDS可以实现微秒级的频率切换，因此DDS具有快速切换的能力。

（5）输出任意波形的能力

DDS技术是各种任意波形综合仪器所採用的核心技术之一，这主要是因为对于各种波形，如正余弦、方波、三角波、调频调相波等，全数字的DDFS一般都是模组化结构。这些波形都有非常相似的产生机理，都需要相位累加器、相位加法器、波形查找表等，所不同的是波形存储器中的数据不同。因此，只需要改变ROM中的数据，就可以产生不同的波形，这是DDS最大的优势之一。

（6）体积小功耗低，便于集成

和体积庞大的模拟系统相比，DDS系统体积小而且功耗低，使其在移动套用中具有明显的优势。直接数字合成器使数字调製技术得以实现，经过数字调製后的信号能够被转换成为用于传输的模拟信号。由于採用了全数字结构，DDS系统的基本结构简单且易于实现，便于集成。採用单片集成的DDFS构成频率合成器，将缩短频率合成器的研製和生产周期，减小系统的体积、功耗，并可降低生产成本，增强系统的可靠性。

虽然存在众多优点，DDS技术本身也存在着一些不足，主要包括以下几点。

（1）工作频带的限制

DDS的输出频带频宽主要受DDS工作时钟频率的限制。因为DDS的最高输出频率一般限制在以下，如AD9854，时钟频率为300MHz，输出频宽为120MHz，这对于飞速发展的通信技术是远远不够的。目前採用GaAS技术生产出来的DDS晶片其输出频率可达到300～400MHz，但它的价格过于昂贵，难以大量套用。不过随着高速ECL和GaAS技术的发展，频带频宽的限制正逐步被克服。

（2）杂波抑制性能较差

DDS系统中存在着3种误差源。第一种为採用有限比特来表示合成信号而引起幅度截断；第二种为由于截断了用于对ROM的位置进行定址的比特数而引起的相位截断；第三种为DAC解析度的限制所引起的失真。其中相位截断是最主要的误差源。虽然DDS系统的输出滤波器可以最小化杂散输出，但是却无法完全消除由于相位和幅度截断而引起的失真以及其他非线性失真。

由于幅度和相位截断的影响，加之全数字电路结构自身存在不足，因此DDS系统的杂波抑制性能比较差，由此引起的边带噪声及对频谱纯度的影响是DDS系统的主要缺点。

（3）相位噪声性能低

由于DDFS採用的是全数字结构，因此其相位噪声不能获得很高的指标。

前面已经提到，正弦输出DDS和脉冲输出DDS是两种最为常见的直接数字合成器，其所对应的直接数字合成的方法分别为ROM查找表法（ROMLUT）和脉冲输出直接数字合成法（PODDS）。

ROM查找表法（ROMLUT）可以用来产生正弦信号。正弦波形的抽样值存放在ROM中，并且通过一个DAC周期地进行输出从而产生输出波形。分析表明，这种方法可以得到很高的频谱纯度。如果要生成一个任意波形，通常採用这种方法，抽样值保存在ROM中，通过DAC输出抽样值。

脉冲输出直接数字合成法（PODDS）使用一个相位累加器得到一系列的周期性脉冲，根据这些脉冲可以产生其他波形。

下面对这两种方法进行更进一步的说明。

1．ROM查找表法

ROMLUT法的直接数字合成器一般由基準时钟、相位累加器、地址暂存器、ROM查找表、DAC和低通滤波器等部分构成。其中基準时钟为整个系统提供基準参考时间；相位累加器按照相位增量向前累加，得到待产生波形的相位；地址暂存器和ROM查找表用于完成相位到离散波形的一一映射；DAC将产生的离散波形转换成模拟信号；低通滤波器负责平滑DAC的输出。採用ROMLUT法的DDS系统如图1所示。

图1採用ROMLUT法的DDS系统[2]

在图1所示的结构中，时钟是通过单晶体振荡器产生的，为整个系统提供参考。加法器和相位增量暂存器共同起着累加器的作用，并且每个时钟周期将输出值增加。累加器的输出採用ROMLUT的地址形式，由地址暂存器保存。ROM查询表中存放着所需要生成波形的一个周期的採样值，这些採样值用数字形式表示了所需的波形，并将波形的幅度定义为相位的函式。地址暂存器中的地址即相当于相位。

在每个时钟周期，地址暂存器顺序地从ROM查询表中读出採样值，并将其输送到DAC，从而产生输出波形，再由DAC将每一个数字波形转变为模拟电压。由于波形的保持特性，DAC的输出是一个失真的模拟信号。因此为了获得最终的模拟信号，在DAC输出端得到的信号还要通过低通滤波器和放大器。此外，在有些情况下可以选择在DAC之前引入数字滤波器，以补偿非线性模拟滤波器的失真。最终得到的输出波形的周期取决于相位增量和时钟信号的频率。

2．脉冲输出直接数字合成法

脉冲输出直接数字合成法（PODDS）是一种用于生成脉冲、锯齿或矩形波形的方法，当然其他波形可以通过这些基本波形来产生。

PODDS包含一个N位的加法器和N位的暂存器，二者结构构成一个累加器，此外还需要有基準时钟进行配合。PODDS的思想就是通过累加器进行循环来产生矩形波形，并通过这种方式从高频基準时钟中产生出一个可调节的脉冲频率。採用PODDS法的DDS系统[48]如图2所示。

图2採用PODDS法的DDS系统

在每个时钟周期，相位增量Δr与累加器完成一次相加，累加的结果对2N取模余。因此，每隔2N/Δr个时钟周期，累加器产生一次溢出，从而形成脉冲输出。此外累加器的输出还可以是方波输出或锯齿波输出。

锁相频率合成器（PLL，Phase-Locked-Loop）又称为间接式频率合成器。和DDFS相比，PLL具有体积小、成本低、输出端寄生频率少等优点，因而也得到了广泛的套用。

PLL是一种跟蹤参考频率的反馈机制，它由压控振荡器（VCO）、鑒相器（PD）、分频器和环路滤波器（LF）组成，如图3所示。

图3PLL频率合成器结构图

鑒相器是误差检测元件，主要起鑒相的作用，它将输入信号的相位和VCO输出经过分频所得到的信号的相位进行比较，输出两信号的相位差。环路滤波器主要用来滤除误差电压中的高频分量和噪声，以保证环路所要求的性能，增加系统的稳定性。VCO是执行元件，它受误差电压的控制，完成电压和频率之间的转换，消除输出信号相对于输入信号的频差，稳定相位差。

当锁相环锁定之后，相位检波器两个输入端的频率达到相同状态，即有：

有时为了提高VCO的工作频率，可以採用在可变分频器之前串接一个分频比固定的前置分频器的方式，如图4所示。

图4引入前置分频器的PLL频率合成器结构图

由于相位是频率对时间的积分，因此锁相环路包含有一个固有的积分环节。对于固定频差输出信号，只要它处于环路的锁定範围之内，那幺通过这个固定积分环节的作用，环路输出就无剩余稳态频差，从而可以实现理想的频率控制。此外，间接式锁相频率合成器还具有良好的窄带载波跟蹤特性和调製跟蹤特性，门限性能好，易于集成化，能够以相对低的成本产生出高频率解析度且低杂散输出的信号。

PLL频率合成器的性能主要包括噪声性能、跟蹤性能和捕捉性能等方面。其中PLL的跟蹤性能是指当环路已经处在锁定状态时，环路输出信号相位跟蹤输入信号相位变化的行为能力。PLL的捕获性能是指PLL在开机、换频或由开机到闭环的状态中，由失锁进入锁定的能力。通常频率捕获时间总是远大于相位捕获时间，所以一般所说的捕获时间，就是指频率捕获时间，而不考虑相位捕获时间的影响。

DDS採用全数字结构，具有频率转换时间短、频率解析度高、相位噪声低等许多优点，但是DDS有两个明显的不足限制了其进一步套用：一是合成频率较低；二是输出频率杂散分量较大，频谱纯度不如PLL。

PLL频率合成技术具有工作频率高、宽频、频谱质量好的优点，但频率解析度、频率建立时间等性能远不如DDS，并且PLL方案存在频率解析度、频谱纯度、换频速度间的矛盾。高的频谱纯度与快的换频速度要求PLL的鑒相频率高，而高的频率解析度则要求PLL的鑒相频率低，这一矛盾单靠PLL本身无法很好地解决。

将两种技术结合起来构成DDS+PLL混合频率合成器，取长补短实现频率合成，可以达到单一技术难以达到的效果。DDS+PLL混合系统的基本原理是用一个低频的DDS“激励”一个PLL系统或“插入”到一个PLL系统中，从而使系统输出兼具DDS和PLL的优点，实现高的频率解析度、高的转换速率和高的输出频率。

DDS+PLL混合频率合成器的方案有多种，各方案都可以实现高频段输出，同时具有很好的频率解析度指标，这是由于PLL和DDS的基本工作原理所决定的。但在杂散性能、频率建立时间和电路複杂程度等方面，各方案的特点各有不同[49]。下面介绍几种方案。

1．DDS激励PLL方案

该方案结构如图5所示。DDS作为PLL的激励信号，PLL作为跟蹤倍频。其中DDS在某个频率附近产生精细的频率步进，而PLL则将DDS产生的信号倍频到所需的频率範围内。

当环路锁定时，输出频率为：

频率解析度为：

其中，为DDS的频率解析度。

需要注意的是，DDS激励的PLL输出频率的步进间隔，随着N的不同而不同，因此步进间隔在整个输出频率範围内并不是恆定不变的。

该方案可以採用高的鑒相频率（DDS输出频率）来提高PLL的转换速度，并利用DDS的高解析度来保证小频率间隔，但是需要选择合适的DDS频宽，以实现频率的连续覆盖。

2．DDS内环分频方案

DDS内环分频方案的结构如图6所示。

图5DDS激励PLL方案

图6DDS内环分频方案

当环路锁定时，输出频率为：

其中，K为频率控制字。

在该方案中，DDS作为一小数分频器，提供小步进的可变分频比，从而在PLL输出端获得相对高的频率解析度。其解析度为：

可见，随着K的变化，输出的频率步进也随之变化，且K越大，解析度越高。由于，所以

由此可知，该方案的解析度同时取决于DDS和鑒相频率，其频率转换时间由PLL决定，K值较大时，可选取较大的值，以获得短的频率转换时间。

3．PLL内插DDS混合方案

该方案可以充分发挥DDS的高解析度的优点。其结构如图7所示，其中BPF为带通滤波器（BandPassFilter）。

图7PLL内插DDS方案

其输出频率为：

该方案由PLL提供以为单位的较大频率步进，DDS的高解析度则完成频率的精细变化。为了得到连续的频率覆盖，要求DDS输出频宽必须大于等于参考频率。PLL可以採用高的鑒相频率，从而提高PLL的频率转换时间，同时充分发挥DDS高解析度的优点。其频率转换时间由PLL决定，DDS的频率建立时间相对于PLL可以忽略不计。缺点在于BPF设计困难，因为频带越窄，与的距离就越近，这就要求BPF有严格的滚降特性。

4．环外混频式混合方案

其结构如图8所示，它由DDS输出与PLL输出相混频后再滤波输出。

图8环外混频式混合方案

其输出频率为：

该方案利用DDS保证其频率解析度，用PLL保证其工作频率和频宽。即由PLL提供以为单位的较大的频率步进，由DDS提供精确的步进，以填补大步进间的间隙。

为了得到连续的频率覆盖，要求DDS输出频宽必须大于或等于参考频率，即。当频率合成器在同一内进行频率转换时，频率转换时间由DDS决定；而当合成器频率转换已超过同一的範围，则必须改变N，那幺频率转换时间由PLL决定。由于在这种方案中PLL的鑒相频率可以取得较高，因而此时频率转换时间可以做得较短。这种方案的缺点在于BPF设计困难。