全书共分8章，内容包括： Vivado设计导论、Vivado工程模式和非工程模式设计流程、Vivado调试流程、基于IP的嵌入式系统设计流程、Vivado HLS设计流程、System Generator设计流程、Vivado部分可重配置设计流程和Vivado高级设计技术。本书参考了Xilinx公司提供的Vivado最新设计资料，理论与套用并重，将Xilinx公司最新的设计方法贯穿在具体的设计实现中。本书可作为使用Xilinx Vivado集成开发环境进行FPGA设计的工程技术人员的参考用书，也可作为电子信息类专业高年级本科生和研究生的教学用书，同时也可作为Xilinx公司的培训教材。

本书全面系统地介绍了Xilinx新一代集成开发环境Vivado的设计方法、设计流程和具体实现。

第1章Vivado设计导论

1.1Vivado系统级设计流程

1.2Vivado功能和特性

1.3Vivado使用模式

1.3.1Vivado工程模式和非工程模式不同点比较

1.3.2工程模式和非工程模式命令的不同

1.4最新的UltraScale结构

1.4.1可配置逻辑块

1.4.2时钟资源和时钟管理单元

1.4.3块存储器资源

1.4.4专用的DSP模组

1.4.5输入/输出块

1.4.6高速串列收发器

1.4.7PCIE模组

1.4.8Interlaken集成块

1.4.9Ethernet模组

1.4.10系统监控器模组

1.4.11配置模组

1.4.12互连资源

第2章Vivado工程模式和非工程模式设计流程

2.1工程模式设计流程

2.1.1启动Vivado集成开发环境

2.1.2建立新的设计工程

2.1.3Vivado设计主界面及功能

2.1.4创建并添加一个新的设计档案

2.1.5RTL描述和分析

2.1.6设计综合和分析

2.1.7设计行为级仿真

2.1.8添加约束条件

2.1.9XDC约束语法规则

2.1.10设计实现和分析

2.1.11设计时序仿真

2.1.12生成编程档案

2.1.13下载比特流档案到FPGA

2.2非工程模式设计流程

2.2.1修改路径

2.2.2设定输出路径

2.2.3设定设计源档案和约束

2.2.4运行综合

2.2.5运行布局

2.2.6运行布线

2.2.7生成比特流档案

第3章Vivado调试流程

3.1设计调试原理和方法

3.2创建新的FIFO调试工程

3.3添加FIFO IP到设计中

3.4添加顶层设计档案

3.5例化FIFO

3.6添加约束档案

3.7网表插入调试探测流程方法及实现

3.7.1网表插入调试探测流程的方法

3.7.2网表插入调试探测流程的实现

3.8使用添加HDL属性调试探测流程

3.9使用HDL例化调试核调试探测流程

第4章基于IP的嵌入式系统设计流程

4.1简单硬体系统设计

4.1.1创建新的工程

4.1.2使用IP集成器创建处理器系统

4.1.3生成顶层HDL和导出设计到SDK

4.1.4创建存储器测试程式

4.1.5验证设计

4.2在PL内添加外设

4.2.1打开工程

4.2.2添加两个GPIO实例

4.2.3连线外部GPIO外设

4.2.4生成比特流和导出到SDK

4.2.5生成测试程式

4.2.6验证设计

4.3创建和添加定製IP

4.3.1使用外设模板创建定製IP

4.3.2使用IP封装器封装外设

4.3.3修改工程设定

4.3.4添加定製IP到设计

4.3.5添加约束XDC

4.3.6添加BRAM

4.4编写软体程式

4.4.1打开工程

4.4.2创建套用工程

4.4.3为LED_IP分配驱动

4.4.4分析彙编目标档案

4.4.5验证设计

4.5软体控制定时器和调试

4.5.1打开工程

4.5.2创建SDK软体工程

4.5.3在硬体上验证操作

4.5.4启动调试器

4.6使用硬体分析仪调试

4.6.1ILA核原理

4.6.2VIO核原理

4.6.3打开工程

4.6.4添加定製IP

4.6.5添加ILA和VIO核

4.6.6标记和分配调试网路

4.6.7生成比特流档案

4.6.8生成测试程式

4.6.9测试和调试

第5章Vivado HLS设计流程

5.1高级综合工具概述

5.1.1高级综合工具的功能和特点

5.1.2不同的命令对HLS综合结果的影响

5.1.3从C模型中提取硬体结构

5.2高级综合工具调度和绑定

5.2.1高级综合工具调度

5.2.2高级综合工具绑定

5.3Vivado HLS工具的优势

5.4C代码的关键属性

5.4.1函式

5.4.2类型

5.4.3循环

5.4.4数组

5.4.5连线埠

5.4.6操作符

5.5时钟测量术语说明

5.6HLS关键最佳化策略

5.6.1延迟和吞吐量

5.6.2循环的处理

5.6.3数组的处理

5.6.4函式内联

5.6.5命令和编译指示

5.7基于HLS的数字系统实现

5.7.1基于HLS实现组合逻辑

5.7.2基于HLS实现时序逻辑

5.7.3基于HLS实现矩阵相乘

第6章System Generator设计流程

6.1FPGA信号处理方法

6.2FPGA模型设计模组

6.2.1Xilinx Blockset

6.2.2Xilinx Reference Blockset

6.3System Generator运行环境的配置

6.4信号模型的构建和实现

6.4.1信号模型的构建

6.4.2模型参数的设定

6.4.3信号处理模型的仿真

6.4.4生成模型子系统

6.4.5模型HDL代码的生成

6.4.6打开生成设计档案并仿真

6.4.7协同仿真的配置及实现

6.4.8生成IP核

6.5编译MATLAB到FPGA

6.5.1模型的设计原理

6.5.2系统模型的建立

6.5.3系统模型的仿真

6.6FIR滤波器的设计与实现

6.6.1FIR滤波器设计原理

6.6.2生成FIR滤波器係数

6.6.3建模FIR滤波器模型

6.6.4仿真FIR滤波器模型

6.6.5修改FIR滤波器模型

6.6.6仿真修改后FIR滤波器模型

第7章Vivado部分可重配置设计流程

7.1可重配置导论

7.1.1可重配置的概念

7.1.2可重配置的套用

7.1.3可重配置的特点

7.1.4可重配置术语解释

7.1.5可重配置的要求

7.1.6可重配置的标準

7.1.7可重配置的流程

7.2可重配置的实现

7.2.1查看脚本

7.2.2综合设计

7.2.3实现第一个配置

7.2.4实现第二个配置

7.2.5验证配置

7.2.6生成比特流

7.2.7部分重配置FPGA

第8章Vivado高级设计技术

8.1Vivado支持的属性

8.1.1ASYNC_REG

8.1.2BLACK_BOX

8.1.3BUFFER_TYPE

8.1.4DONT_TOUCH

8.1.5FSM_ENCODING

8.1.6FSM_SAFE_STATE

8.1.7FULL_CASE(Verilog Only)

8.1.8GATED_CLOCK

8.1.9IOB

8.1.10KEEP

8.1.11KEEP_HIERARCHY

8.1.12MAX_FANOUT

8.1.13PARALLEL_CASE(Verilog Only)

8.1.14RAM_STYLE

8.1.15ROM_STYLE

8.1.16SHREG_EXTRACT

8.1.17SRL_STYLE

8.1.18TRANSLATE_OFF/TRANSLATE_ON

8.1.19USE_DSP48

8.1.20在XDC档案中使用属性

8.2增量编译

8.2.1增量编译流程

8.2.2运行增量布局和布线

8.2.3使用增量编译

8.2.4增量编译高级分析

8.3修改布线和逻辑

8.3.1修改布线

8.3.2修改逻辑

8.4布局约束

8.5查看和分析时序报告

8.5.1时序检查基础

8.5.2生成时序报告

8.5.3分析时序报告

8.6时序约束

8.6.1时钟定义

8.6.2时钟组

8.6.3I/O延迟约束

8.6.4时序例外

8.6.5时序约束实现

附录XDC中有效的命令