藉助 Xilinx ISE Design Suite 的突破性技术提高系统级设计效率并加快产品投产。 ISE Design Suite 採用各种方法来实现团队设计、功耗最佳化以及简化 IP 集成，从而分发挥 Xilinx 目标设计平台在配置逻辑、嵌入式和 DSP 设计方面的潜力。 所有这一切均可通过紧密集成的设计流程来实现。

ISE Design Suite: Logic Edition

基于 RTL 的设计的完整流程

实现终极生产率

实现最佳系统性能

ISE Design Suite: Embedded Edition

硬和软微处理器使用一条工具链

降低开发板複杂度和成本

利用智慧型工具和 IP 核

ISE Design Suite: DSP Edition

利用适于各种方法的工具和 IP 核

解决 DSP 性能瓶颈

实现领先算法

ISE Design Suite: System Edition

支持逻辑/连线嵌入，综合方法，和DSP设计

实现了更高的设计生产率

实现性能突破，获取功率和成本优势

集中精力实现设计差异化

The industry's only free, fully featured front-to-back FPGA design solution for Linux, Windows XP, and Windows Vista.

免费 FPGA 和 CPLD 逻辑设计解决方案

可以轻鬆升级到任何 ISE Design Suite Edition

利用业界领先的生产率、性能和功率着手设计的最简单、成本最低的途径

保存结果，并使用ISEDesign Suite 任意版本提供的结构设计流程提高效率

设计保存

团队设计

部分重配置

Xilinx ISE Design Suite 设计套件是面向 Virtex -6 和 Spartan -6 FPGA 系列并针对生产力精心最佳化的工具套件，在降低功耗与成本方面取得了突破性进展。作为业界唯一一款特定领域的设计套件，赛灵思最新版本的发布， 是这一行业屡获殊荣的软体不断发展和演进的又一重要一步，它将进一步提高设计生产力和系统性能，使逻辑、嵌入式、数位讯号处理 (DSP) 和系统设计人员能够更轻鬆地推出更複杂的创新型可程式电子产品，从而加速产品上市进程并提升产品质量。

针对 VIRTEX -6 和 SPARTAN -6 FPGA：

● 利用自动时钟门控技术将动态功耗降低30%之多

● 利用第四代部分重配置设计流程降低系统成本

● PlanAhead - 面向逻辑设计人员的新款 RTL 到比特流设计流程

● 利用 AXI4 接口实现即插即用式 FPGA 设计

藉助 Xilinx ISE Design Suite 的突破性技术提高系统级设计效率并加快产品投产。 ISE Design Suite 採用各种方法来实现团队设计、功耗最佳化以及简化 IP 集成，从而分发挥 Xilinx 目标设计平台在配置逻辑、嵌入式和 DSP 设计方面的潜力 - 所有这一切均可通过紧密集成的设计流程来实现。

● ISE Design Suite 14.1加速 All Programmable 器件的设计生产力。

● ISE Design Suite 目前支持 Zynq -7000 可扩展处理平台 （EPP）和Virtex-7 HT 器件（包括生成比特流）。

● PlanAhead 设计工具与 ModelSim 集成使设计者可以同时创建和维护多种仿真配置。

● System Generator for DSP 集成于PlanAhead 设计工具-现可轻鬆创建和添加 DSP 子系统。