作者：孟宪元 陈彰林 陆佳华
定价：69元
印次：1-1
ISBN：9787302366836
出版日期：2014.08.01
印刷日期：2014.07.22

本书系统论述了新一代FPGA设计套件Vivado的性能、使用方法以及FPGA的开发方法。全书内容包括Vivado设计套件的特性，全面可程式FPGA器件的架构，使用Vivado套件创建複杂数字系统设计项目，仿真系统功能，RTL分析产生网表档案，性能要求的时序约束及综合，布局布线及静态时序分析和生成位流档案等全部设计过程，基于项目和非项目批作业两种用Tcl指令的设计模式，同步设计技术、HDL编码技术、时序收敛和HLS最佳化DSP算法等关键技术，并以实例介绍了嵌入式系统的设计方法等。本书适合作为高校电子信息类专业的实践教学用书和工程技术人员的参考用书。

第1章Vivado设计套件

1.1单一的、共享的、可扩展的数据模型

1.2标準化XDC约束档案——SDC

1.3多维度解析布局器

1.4IP 封装器、集成器和目录

1.5Vivado HLS把ESL带入主流

1.6其他特性

1.6.1快速的时序收敛

1.6.2提高器件利用率

1.6.3增量设计技术

1.6.4Tcl特性

1.7Vivado按键流程执行设计项目

1.7.1KC705开发板实现计数器

1.7.2在Nexys4开发板实现计数器

第2章7系列FPGA架构和特性

2.17系列结构特点

2.1.1採用统一的 7 系列架构

2.1.2高性能和低功耗结合的工艺

2.2扩展7系列的UltraScale架构

2.3可配置逻辑模组CLB

2.3.1Slice的结构和功能

2.3.2SliceM配置为SRL

2.3.3SliceM配置为分散式RAM

2.47系列专用模组： Block RAM/FIFO和DSP模组

2.4.1Block RAM/FIFO

2.4.2DSP模组

2.4.3I/O模组

2.4.4时钟资源

2.5由RTL代码推论实验

2.5.1计数器程式

2.5.2实验结果

第3章创建设计项目

3.1wave_gen设计概述

3.2启动Vivado

3.3仿真设计

3.3.1添加仿真需要的信号

3.3.2运行仿真和分析仿真结果

3.4利用时钟嚮导配置时钟子系统

3.5产生IP集成器子系统设计

3.5.1产生IP集成器模组设计

3.5.2定製IP

3.5.3完成子系统设计

3.5.4产生IP输出产品

3.5.5例示IP到设计中

第4章RTL级分析和设计网表档案

4.1网表档案

4.1.1设计项目资料库

4.1.2网表档案

4.1.3推演的设计网表档案

4.1.4综合的设计网表档案

4.1.5实现的设计网表档案

4.2RTL设计分析

4.2.1RTL网表档案

4.2.2RTL设计规则校验

4.2.3浏览设计的层次

4.2.4平面规划布图

4.2.5时钟规划布图

4.3网表档案的设计对象

4.3.1通过get_*命令来寻找网表中的对象

4.3.2设计层次

4.3.3pin的层次与名称

4.3.4层次展平化

4.3.5Nets的层次分段

4.4设计对象特性

4.4.1查看对象的特性

4.4.2Cell的特性

4.4.3Port的特性

4.4.4Pin的特性

4.4.5用户自定义特性

4.4.6使用特性过滤对象

4.5对象连通性

4.5.1层次结构下get_pins命令的使用

4.5.2GUI的使用

4.5.3图形化帮助界面

4.6RTL分析实例

本章小结

第5章设计综合和基本时序约束

5.1设计综合

5.1.1Vivado IDE的综合环境

5.1.2Vivado IDE 综合常用设定

5.1.3Vivado IDE 综合流程

5.1.4Vivado支持SystemVerilog

5.1.5Vivado工具的特点

5.2基本的时序约束

5.2.1静态时序通道

5.2.2建立时间和保持时间校验

5.2.3输入和输出的时序约束

5.2.4编辑静态时序约束

5.2.5约束查看器

5.3综合报告

5.3.1利用率分析报告

5.3.2时序报告摘要

5.3.3时钟网路分析（report_clock_network）

5.3.4时钟关连分析（report_clock_interaction）

5.3.5设计规则检查（report_drc）

5.3.6噪声分析（report_ssn）

5.3.7使用资源分析（report_utilization）

5.3.8设计功耗分析（report_power）

5.3.9功耗利用的细节

5.4综合实例

5.4.1运行综合设计

5.4.2执行基本的网表分析

5.4.3在时序约束管理器视窗校验存在的时序约束

本章小结

第6章设计实现与静态时序分析

6.1设计实现流程

6.1.1网表最佳化（opt_design）

6.1.2功率最佳化（power_opt_design）

6.1.3布局设计（place_design）

6.1.4物理最佳化（phys_opt_design）

6.1.5布线设计（route_design）

6.2设计实现报告

6.3基础的静态时序分析

6.4实现后的设计分析

6.4.1在Device视窗观察时序通道

6.4.2在原理图视窗中观察时序通道

6.4.3FPGA编辑器

6.4.4产生位流档案

6.5设计实现实例

6.5.1完成设计实现

6.5.2资源利用率报告

6.5.3生成基本时序报告

6.5.4分析设计中关键时序通道

6.5.5利用iMPACT编程KC705演示卡

本章小结

第7章Tcl命令设计项目

7.1Tcl的基本知识

7.1.1变数

7.1.2命令替换

7.1.3数学表达式

7.1.4反斜槓替换

7.2基于项目的设计

7.2.1设计项目目录和档案

7.2.2项目运行管理器

7.2.3管理运行

7.2.4约束管理

7.2.5基于项目设计流程实例

7.3非项目的批作业流程

7.3.1产生RTL设计的推敲过的网表档案

7.3.2产生综合设计

7.3.3随后的进程

7.3.4约束管理

7.3.5非项目批作业流程实例

7.4脚本档案编写

第8章同步设计技术

8.1概述

8.1.1同步设计

8.1.2异步输入信号

8.1.3亚稳态信号存在的危害

8.2单比特同步电路

8.2.1求解亚稳态

8.2.2亚稳态的消释电路

8.2.3单比特同步电路的约束条件

8.2.4单比特同步电路的跨时钟域约束

8.2.5复位桥

8.3汇流排同步电路

8.3.1汇流排一致性

8.3.2低速汇流排同步电路

8.3.3汇流排同步电路的约束

8.3.4同步计数序列

8.3.5时钟互动FIFO的结构

8.3.6时钟互动FIFO的约束

8.4时钟和同步器

8.4.1时钟之间的关係

8.4.2分析时钟互动

8.4.3时钟互动分析报告

8.4.4使用最大延迟分析时钟互动

8.5复位实验

8.5.1异步复位实验

8.5.2无复位实验

8.5.3同步复位实验

8.5.4高扇出同步复位实验

本章小结

第9章HDL编码技巧

9.1概述

9.2控制集Control Sets

9.2.1FPGA中的暂存器资源

9.2.2控制集Control Sets

9.3控制信号设计要点

9.3.1控制连线埠使用规则

9.3.2控制信号的问题

9.3.3低电平有效控制信号的问题

9.4置位/复位信号的使用

9.4.1复位的类型

9.4.2全局复位与GSR

9.4.3同步置位/复位信号优势

9.4.4HDL编码中复位信号同步化

9.5其他设计要点

9.5.1I/O暂存器使用要点

9.5.2Block RAM使用要点

9.5.3时钟使能要点

9.5.4DSP套用中的加法器树

9.5.5综合选项要点

9.5.6编码方式改善可靠性、性能、功耗

9.6设计实例

本章小结

第10章时序收敛

10.1基线——Baselining

10.1.1求解时序收敛

10.1.2基线设计

10.1.3设定时序报告找根源

10.1.4综合/最佳化后的时序结果

10.1.5布局布线后的时序结果

10.1.6提取时序信息

10.2解决常见的时序瓶颈

10.2.1高扇出网线

10.2.2长逻辑通道

10.3最后里程的策略

10.3.1时序达标的策略

10.3.2综合的策略

10.3.3物理最佳化

10.3.4实现的策略

10.3.5增量布局

10.3.6关键电路预先布线

10.3.7避免过渡约束

10.4时序收敛实验

10.4.1基线方法时序收敛流程

10.4.2最佳化内部路径——基线

10.4.3执行设计的基线实现

10.4.4生成时序报告和分析路径

10.4.5最佳化整个晶片

10.4.6添加时序例外和精细调整设计

本章小结

第11章硬体诊断

11.1设计诊断概述

11.1.1诊断方法

11.1.2Vivado逻辑分析仪

11.1.3Vivado逻辑诊断好处

11.2Vivado逻辑诊断IP核

11.2.1ILA核

11.2.2VIO核

11.2.3标誌诊断

11.2.4诊断核集线器

11.3逻辑诊断探测流程

11.3.1网表插入流程

11.3.2HDL例示流程

11.4硬体诊断实验

11.4.1HDL例示法添加ILA核

11.4.2系统内诊断uart_led设计

11.4.3网表插入法添加诊断核

11.4.4添加VIO诊断核

第12章Vivado HLS

12.1高级综合

12.1.1高级综合的调度和装配

12.1.2数据通道+控制器架构

12.1.3理解Vivado HLS

12.2高级综合的最佳化方法

12.3Vivado HLS设计例子

12.3.1HLS工具的流程

12.3.2HLS生成IP核

第13章嵌入式系统Zynq设计

13.1Zynq概述

13.2Zynq设计入门

13.2.1Vivado工程创建

13.2.2由Vivado创建Zynq嵌入式系统

13.2.3SDK应用程式编写

13.3ZYNQ嵌入式系统调试方法

13.3.1Vivado硬体调试

13.3.2使用SDK进行ZYNQ debug

13.4Booting Linux on ZedBoard

13.4.1创建FSBL.elf

13.4.2从SD卡启动Linux

13.4.3从QSPI启动Linux